發布成功
fft/ifft 變換的verilog 實現
源碼及testbench
要求：
1)點數支持16點~8192點可配置
2)位寬12bit~18bit 可定義；
3) testbench 支持 iff+fft 背靠背仿真(modelsim)
4) 支持xilinx及altera fpga
1、我愛方案網是會員制服務，服務商通過競標后即可聯系雇主；
2、項目預算與報價不代表最終成交價格，成交價以雙方協商為準；
3、平臺提供設計項目對接服務，希望促成高效合作，對交易雙方不收取傭金，謝謝留意！
聯系方式：
競標后可見
好評率：
100%
發包數量：
6
選中數量：
7
