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目前，以5G、AI和汽車所帶來的數字化趨勢正將半導體市場推向新高。對廣大半導體行業企業而言，如何在數字化芯片設計與制造大潮來臨之際，迎頭趕上并占據優勢地位方面，正面臨著新的挑戰和機遇，而在推動半導體技術帶來變革的數十年里，EDA軟件是提升半導體設計生產力的基礎工具。

2022年12月27日，在中國集成電路設計業2022年會（ICCAD）上，西門子EDA中國區產品總監牛風舉先生發表了《西門子EDA——AI、5G&汽車芯片解決方案》的演講，介紹了為應對5G、AI和汽車領域對芯片提出的新需求，西門子EDA從芯片制造技術演進、芯片設計規模演進和片上系統復雜度演進三個方面進行的技術支撐和賦能。

先進工藝技術演進

過去幾十年來，半導體行業遵循摩爾定律不斷向前發展，目前從行業的進度上來看，先進制程技術將繼續演進，新的工藝節點和3DIC技術將繼續支撐芯片的不斷微縮，3nm是行業正在突破的工藝節點。另外，行業也正在探索新的方法進一步縮小芯片的尺寸。

但是隨著工藝節點進入3nm及以下，芯片的設計復雜度和生產流程步驟不斷增加，芯片的初始良率大幅下降，甚至不到50%，良率成為PPA挑戰以外的一大新的挑戰。對此，西門子EDA認為，需要從設計、測試和生產各環節對良率進行把控。值得一提的是，如果能采用DFT的診斷驅動良率分析技術（Diagnosis-Driven-Yield-Analysis），將會縮短85%的PFA循環時間。測試診斷正在驅動良率的分析，這也是目前行業正在采用的做法之一，前十大半導體中至少有7家在依賴診斷驅動良率分析技術（DDYA）來提高良率。

據西門子EDA中國區產品總監牛風舉的介紹，西門子EDA的Calibre平臺在提升良率方面有著卓越的成績。Calibre物理驗證平臺涵蓋了Signoff級驗證的Design、Mask以及芯片制造過程中所有驗證步驟。Calibre的諸多產品可以幫助客戶實現端到端的良率問題把控，Calibre SONR 可以基于機器學習的工藝感知版圖的分析來主動預防Pattern故障。

此外，Solido Variation Designer作為業界廣泛認可的Variation-Aware良率驗證解決方案，可以幫助客戶提高IP設計魯棒性，實現更加精準的路徑延遲分析，高效解決復雜蒙特卡洛分析帶來的設計挑戰。Tessent Diagnosis的版圖感知和標準單元感知技術，結合Tessent YieldInsight的無監督機器學習技術，可以找到最可能的缺陷分布并移除低概率懷疑點，從而提高分辨率和準確性。

如下圖所示，西門子EDA通過在硅前、硅中和后硅三個階段進行層層良率把關，進而提升先進制程的良率。

芯片設計規模的演進

面對芯片設計規模越來越大，西門子EDA工具需要從電路的高階綜合、功耗優化、測試成本壓縮以及3DIC異構集成等方面進行全方位的技術支撐。

隨著芯片設計驗證復雜性的增加以及上市時間的壓力，RTL的驗證及重用成本也在增加，為了簡化并加快整個設計、驗證流程，工程師們開始尋求在更高的抽象層級上進行設計。對此，西門子EDA推出的Catapult HLS是業界唯一橫跨ASIC、FPGA平臺的C++ HLS工具，利用設計檢查、代碼和功能覆蓋以及形式驗證，減少多達80%的驗證時間和成本。Catapult HLS還整合RTL代碼功耗分析與優化工具PowerPro，為芯片設計公司提供了低功耗設計優化手段。目前Catapult HLS已經幫助諾基亞快速部署5G設備到多個國家。

西門子EDA的mPower電源完整性解決方案能為模擬、數字和混合信號IC設計提供可擴展的IC電源完整性驗證。Esperanto公司表示，“在使用mPower之前，我們無法在1000 多個64位RISC-V的AI 芯片中一次性進行全芯片的EM/IR 分析，mPower幫我們獲得了這種能力。”

測試成本壓縮產生的經濟效益隨著芯片設計規模增大與日俱增，西門子EDA公司的Tessent Testkompress軟件在2001年面世，至今每年為整個半導體行業的測試成本節約上百億的美金。相較于傳統的非壓縮掃描鏈測試，目前TestKompress結合VersaPoint和SSN等新技術已經可以提供高達上千倍的測試壓縮效果。

無疑，3D堆疊技術正成為應對芯片規模越來越大的一大重要手段。通過以最低成本實現最高水平的硅集成和面積效率，3D堆疊技術的重要性正在提高。在支持3D IC設計方面，西門子EDA有一套成熟的端到端的EDA解決方案，結合其Xpedition, Hyperlynx和Calibre，Tessent技術，實現了快速有效的設計至GDS 簽核。例如，在芯片仿真驗證階段，結合西門子HyperLynx和Calibre系列工具，可以處理die、package和PCB仿真的協同問題，而不再是專注于單一設計領域；在測試階段西門子EDA 推出了Tessent Multidie產品，為3D IC提供集成并且流暢的自動化EDA解決方案，通過靈活而完備的測試組合，實現提高測試覆蓋率、降低測試成本、追蹤良率問題等目標。

片上系統復雜度演進

現在汽車行業正在邁向“新四化”，牛風舉表示，從傳統汽車到下一代汽車的設計變遷中，發生了翻天覆地的變化：從傳統的只需要大量的ECU逐漸過渡到少量域控制器、百米量級的導線長度轉變為5G+芯片內的納米級導線、由毫秒級延遲變成皮秒(picosecond)級延遲、瓦量級的功耗降為微瓦量級的功耗。除此之外，相比消費類的芯片車載計算機需要大算力和嚴格的安全功能驗證。

牛風舉表示，從計算機的核心芯片CPU到手機的核心5G芯片，計算能力和通信能力被集成到一顆芯片，車載類腦芯片的集成復雜度會進一步演進，計算能力、通信能力和控制能力在不遠的將來會被集成到一顆芯片，因此，電子/電氣和機械協同設計是汽車數字化轉型時代的新趨勢。在這一形勢下，考驗的是EDA廠商從芯片設計過渡到整體機電一體化系統方案的設計。針對車規級安全芯片，西門子EDA提供了功能安全、制造測試、系統測試端到端的完整的汽車芯片解決方案。

西門子EDA在汽車芯片功能安全領域的具體解決方案主要有：

Austemper Design Systems可以從安全分析、安全設計、安全驗證三個方面對汽車芯片的功能安全保駕護航。

OneSpin基于形式化引擎的FMEDA自動化方案是一套全面、統一的IC安全架構驗證和核查流程，能快速計算安全機制的診斷覆蓋率和其他ISO 26262指標，極大減少對故障仿真的需求。

西門子EDA在汽車芯片制造測試領域的具體解決方案主要有：

Calibre全線產品都通過了ISO26262的資格認證，確保汽車芯片能夠被安全制造。

Tessent MissionMode方案可以進行在系統測試，其不僅支持上電自檢、斷電自檢，還可以定期在線測試；

Tessent車規級芯片自動測試向量生成 (ATPG）解決方案可助力實現0 DPPM的目標，目前25%的IC供應商在生產中采用，且這一比例還在持續增長。

西門子EDA在汽車芯片系統測試領域的具體解決方案主要有：

Tessent UltraSoC提供結構化的監控能力，可以對制造和功能方面的缺陷進行防護，同時還可以防護黑客攻擊等。

西門子EDA的PAVE360涵蓋了汽車軟、硬件子系統、整車模型、傳感器數據融合、交通流量等場景，覆蓋智能城市的仿真環境，以數字孿生為核心為下一代汽車芯片的研發，提供跨汽車生態系統、多供應商協作的綜合環境；

結語

AI、5G和汽車所帶來的數字化浪潮已經無法抵擋，牢牢把握這一發展趨勢，西門子正在全速挺進，從芯片的底層構建創新的EDA底座，助力芯片這一數字化進程。

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